) 稳定在 503 Ω-µm（较初始值 416 Ω-µm 增加 21%）。这些结果表明需要进行“老化”过程，以使栅极感应陷阱达到饱和。在读出 (RO) 间隔期间，移除栅极应力 (Vg,stress)，并在应力移除后的 75 µs 短时间内测量晶体管参数。如此快速的读出可确保阈值电压 (VT) 在读出间隔期间不会显著恢复。
图 18 显示，在高温反向偏置 (HTRB) 研究中，对 GaN MOSHEMT 施加应力电压 VD,stress=72 V 和 VG,stress=-1 V 后，晶体管导通电阻稳定在初始值的 +16% ΔRon，并且晶体管栅极和漏极的漏电流在整个应力作用下保持稳定。这些结果表明，该器件经历了一个“老化”过程，其中漏极感应陷阱达到饱和。
图 19 显示了 GaN MOSHEMT 在不同应力电压 VD,stress 和不同漏极电流密度 ID,str 下的热载流子注入 (HCI) 研究结果。对应于 ID,str=0.1 mA/µm 的点是从 ID,str 从 0.3 到 0.9 mA/µm 的测量数据中投影得到的。失效时间 (TTF) 的测量基于失效准则，该准则通过观察漏极电流变化 ∆ID 达到 -20% 来定义。
根据测得的 HCI 数据，预计该晶体管能够承受 VD > ~15V 且 IDstr
总结
本研究首次展示了一种基于 300mm GaN-on-silicon 的 GaN Chiplet技术。我们展示了业界最薄的 GaN Chiplet，其底层硅衬底厚度仅为 19 µm，该芯片取自经过全面加工、减薄和单晶化的 300mm GaN-on-silicon 晶圆，展现出卓越的晶体管性能和品质因数。
我们首次利用单片 GaN N-MOSHEMT 和 Si PMOS 工艺，展示了一个功能齐全、完全集成的片上 CMOS 数字电路库，从而实现了关键片上 CMOS 功能的集成。TDDB、pBTI、HTRB 和 HCI 研究的良好结果表明，该 300mm GaN MOSHEMT 技术能够满足所需的可靠性指标。
本文展示的Chiplet技术要素，推进了300mm硅基氮化镓技术的发展，使其成为高密度、高性能、高效率电力电子器件和高速/射频电子器件的理想选择。
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